문자 보내
제품 소개HDI PCB 널

Multi Layer HDI PCB Board IATF16949 buried via PCB

중국 Bicheng Electronics Technology Co., Ltd 인증
중국 Bicheng Electronics Technology Co., Ltd 인증
Kevin, Received and tested the boards - thanks very much. These are perfect, exactly what we needed. rgds Rich

—— 부유한 리켓

루스, 나는 오늘 PCB를 얻었고 그들이 단지 완벽합니다. 약간의 인내를 멈추게 하시오 그러면 내 다음 명령은 곧 다가오고 있습니다. 종류는 함부르크로부터 주목합니다 올라프

—— 올라프 쿤홀드

하와이 나탈리. 그것은 완벽했습니다, 내가 참고를 위해 약간의 사진을 첨부합니다. 그리고 나는 예산에 당신에게 다음 2 사업을 보냅니다. 다시 대단히 감사합니다

—— 세바스챤 탑리제크

케빈, 감사, 그들이 완전히 만들어졌고, 잘 작동합니다. 약속된 대로 당신이 나를 위해 제조한 PCB를 사용하는 내 최근의 프로젝트를 위한 링크가 여기 있습니다 : 관계, 다니엘

—— 다니엘 포드

제가 지금 온라인 채팅 해요

Multi Layer HDI PCB Board IATF16949 buried via PCB

Multi Layer HDI PCB Board IATF16949 buried via PCB
Multi Layer HDI PCB Board IATF16949 buried via PCB

큰 이미지 :  Multi Layer HDI PCB Board IATF16949 buried via PCB

제품 상세 정보:
원래 장소: 중국
브랜드 이름: Bicheng
인증: UL, ISO9001, IATF16949
모델 번호: BIC-203.V1.0
결제 및 배송 조건:
최소 주문 수량: 1 PC
가격: USD9.99-99.99
포장 세부 사항: 진공 bags+Cartons
배달 시간: 8-9 작업 일
지불 조건: 전신환
공급 능력: 달 당 5000 PC
상세 제품 설명
기재: 로저스, FR-4, 폴리이미드, 기타 등등 레이어 총수: 일 측면, 이중 레이어, 다층, 하이브리드 PCB
PCB 사이즈: ≤400mm X 500mm 구리 중량: 0.5 온스 (17 um), 1 온스 (35um), 2 온스 (70um)
표면가공도: 나동선, HASL, ENIG, OSP, 침적식 주석 기타 등등..
하이 라이트:

Multi Layer HDI PCB Board

,

IATF16949 HDI PCB Board

,

IATF16949 Buried Via PCB

 

모자는PCB를 통해?기생 커패시턴스와 기생 인덕턴스

꼬리표#PCB설계,다층PCB, 고밀도 상호 연결 PCB

 

PCB 구멍에스

Via는 다층 PCB의 중요한 부품 중 하나이며 드릴링 비용은 일반적으로 PCB 제조 비용의 30% ~ 40%를 차지합니다.간단히 말해서 PCB의 모든 구멍을 비아라고 부를 수 있습니다.기능의 관점에서 볼 때, 구멍

두 가지 범주로 나눌 수 있습니다. 하나는 레이어 간의 전기 연결로 사용되고 다른 하나는 장치의 고정 또는 위치 지정으로 사용됩니다.이러한 홀은 일반적으로 블라인드 홀(블라인드 비아), 매립 홀(매립 비아) 및 스루 홀(관통 비아)의 세 가지 유형으로 나뉩니다.

 

1.1 구성시간올레

막힌 구멍은 인쇄 회로 기판의 상단과 하단 표면에 위치하며 표면 라인과 아래의 내부 라인 사이의 연결을 위해 일정한 깊이를 가지고 있습니다.구멍의 깊이는 일반적으로 특정 비율(조리개)을 초과하지 않습니다.매립 구멍은 인쇄 회로 기판의 내부 층에 위치한 연결 구멍으로 회로 기판의 표면까지 확장되지 않습니다.

위의 두 종류의 구멍은 회로 기판의 내부 레이어에 있습니다.스루홀 형성 공정은 라미네이션 전에 사용되며, 스루홀 형성 과정에서 여러 개의 내층이 중첩될 수 있다.

 

세 번째는 전체 회로 기판을 통과하는 관통 구멍이라고 합니다.내부적으로 상호 연결하거나 구성 요소의 설치 위치 구멍으로 사용할 수 있습니다.관통 구멍은 구현하기 쉽고 비용이 낮기 때문에 다른 두 개 대신 대부분의 인쇄 회로 기판에 사용됩니다.특별한 지침이 없는 다음 언급된 구멍은 관통 구멍으로 간주됩니다.

 

설계 관점에서 구멍은 주로 두 부분으로 구성됩니다. 하나는 중간 구멍(드릴 구멍)이고 다른 하나는 구멍 주변의 패드 영역입니다(아래 참조).이 두 부분의 크기에 따라 구멍의 크기가 결정됩니다.분명히

고속, 고밀도 PCB 설계, 설계자는 항상 보드에 더 많은 배선 공간을 남길 수 있도록 구멍이 작을수록 좋습니다.

 

Multi Layer HDI PCB Board IATF16949 buried via PCB 0

 

또한 구멍이 작을수록 자체 기생 정전 용량이 낮아 고속 회로에 더 적합합니다.홀 크기의 감소는 비용의 증가를 가져오며, 홀의 크기는 제한 없이 감소될 수 없다.드릴링 및 전기 도금 등의 기술에 의해 제한됩니다.

 

구멍이 작을수록 구멍을 뚫는 데 더 오래 걸리고 중심 위치에서 벗어나기가 더 쉽습니다.구멍의 깊이가 구멍 직경의 6배를 초과하면 구멍 벽이 균일하게 구리 도금될 수 있음을 보장할 수 없습니다.예를 들어 PCB의 일반적인 두께(관통 구멍 깊이)는 1.6mm이므로 PCB 제조업체에서 제공하는 구멍의 최소 직경은 0.2mm에 불과합니다.

 

1.2 기생의 용량V이아스

비아 자체에는 접지에 대한 기생 정전 용량이 있습니다.그라운드 레이어의 격리 구멍의 직경이 D2, 비아 패드의 직경이 D1, PCB의 두께가 T, 기판의 유전 상수가 ε, 기생의 값이 알려져 있는 경우 구멍을 통한 커패시턴스는 대략 다음과 같습니다.

 

C=1.41εTD1/(D2-D1).

Multi Layer HDI PCB Board IATF16949 buried via PCB 1

 

구멍을 통과하는 기생 커패시턴스의 주요 효과는 신호의 상승 시간을 연장하고 회로 속도를 줄이는 것입니다.예를 들어, 두께가 50mil인 PCB 보드에서 내부 직경이 10mil이고 패드 직경이 20mil인 비아를 사용하고 패드와 접지 구리 영역 사이의 거리가 32mil인 경우 위 식으로 비아의 기생 커패시턴스를 대략적으로 얻을 수 있습니다. 공식: C=1.41 x4.4x0.050x0.020/(0.032-0.020)=0.517pF.상승 시간으로 인해 발생하는 커패시턴스의 이 부분의 가변량은 다음과 같습니다. T10-90=2.2C(Z0/2)=2.2 x0.517x(55/2)=31.28ps.

Multi Layer HDI PCB Board IATF16949 buried via PCB 2

 

이러한 값에서 단일 비아의 기생 커패시턴스로 인해 발생하는 상승 지연의 유용성이 명확하지 않지만 설계자는 레이어 간에 여러 비아가 사용되는 경우를 고려해야 함을 알 수 있습니다.

 

Multi Layer HDI PCB Board IATF16949 buried via PCB 3

 

Multi Layer HDI PCB Board IATF16949 buried via PCB 4

 

1.3 기생인덕턴스V이아스

기생 커패시턴스 외에도 바이어스를 통해 동시에 기생 인덕턴스가 있습니다.고속 디지털 회로 설계에서 구멍을 통한 기생 인덕턴스로 인한 피해는 종종 기생 커패시턴스보다 큽니다.기생 직렬 인덕턴스는 바이패스 커패시턴스의 기여도를 약화시키고 전체 전원 공급 시스템의 필터링 유틸리티를 약화시킵니다.다음 공식을 사용하여 비아의 대략적인 기생 인덕턴스를 간단히 계산할 수 있습니다.

 

L=5.08h[ln(4h/d) +1].

Multi Layer HDI PCB Board IATF16949 buried via PCB 5

 

여기서 L은 비아의 인덕턴스, h는 비아의 길이, d는 비아의 직경을 나타냅니다.비아의 직경은 인덕턴스에 거의 영향을 미치지 않지만 인덕턴스에 가장 큰 영향을 미치는 것은 비아의 길이라는 것을 공식에서 알 수 있습니다.여전히 위의 예를 사용하여 비아의 인덕턴스가 L=5.08 x0.050[ln(4x0.050/0.010)1]=1.015 nH라고 계산할 수 있습니다.신호의 상승 시간이 1ns일 때 등가 임피던스는 XL=πL/T10-90=3.19Ω입니다.이러한 임피던스는 고주파 전류의 흐름에서 무시할 수 없습니다.특히 바이패스 커패시턴스는 파워 레이어와 그라운드 레이어를 연결할 때 두 개의 비아를 통과해야 하므로 비아의 기생 인덕턴스가 기하급수적으로 증가합니다.

 

Multi Layer HDI PCB Board IATF16949 buried via PCB 6

 

Multi Layer HDI PCB Board IATF16949 buried via PCB 7

 

1.4 고속 PCB의 비아 설계

비아의 기생 특성에 대한 위의 분석에서 우리는 고속 PCB 설계에서 단순해 보이는 비아가 종종 회로 설계에 큰 부정적인 영향을 미친다는 것을 알 수 있습니다.비아에서 발생하는 기생 효과의 악영향을 줄이기 위해 다음과 같이 설계에서 시도해 볼 수 있습니다.

 

1) 비용과 신호 품질을 고려하여 적절한 vas 크기를 선택하십시오.6-10 레이어 메모리 모듈 PCB 설계와 같은 10/20mil(드릴링 패드) via가 더 좋습니다.일부 고밀도 소형 보드의 경우 8/18mil via를 사용해 볼 수도 있습니다.현재 레이저 드릴링 머신이 제조에 사용되기 때문에 기술적 조건에서 더 작은 크기의 구멍을 사용할 수 있습니다.전원 공급 장치의 경유 또는 접지선의 경우 더 큰 크기를 고려할 수 있습니다. 임피던스를 줄이기 위해.

 

2)위에서 논의한 두 가지 공식에서 더 얇은 PCB 판을 사용하는 것이 비아에서 발생하는 두 가지 기생 매개변수를 줄이는 데 도움이 된다는 결론을 내릴 수 있습니다.

 

3) 가능한 한 보드의 신호선은 레이어를 변경하지 않습니다. 즉, 불필요한 비아를 사용하지 마십시오.

 

4)전원 공급 장치의 핀과 접지는 보드 근처에 뚫어야 합니다. 비아와 핀 사이의 리드선이 짧을수록 인덕턴스가 증가하므로 더 좋습니다.동시에 전원과 접지의 리드선은 가능한 한 굵게 하여 임피던스를 줄여야 합니다.

 

5) 신호에 가장 가까운 루프를 제공하기 위해 신호 레이어 스위칭 영역의 비아 근처에 일부 접지 비아를 배치합니다.많은 수의 중복 접지 비아도 PCB 보드에 배치할 수 있습니다.물론 디자인도 유연해야 합니다.앞에서 논의한 비아 모델은 각 레이어에 패드가 있으며 때로는 크기를 줄이거나 일부 레이어의 패드를 제거할 수도 있습니다.특히 비아 영역의 밀도가 높은 경우 파티션 루프가 있는 구리 레이어에 깨진 슬롯이 형성될 수 있습니다.문제를 해결하기 위해 비아 위치를 이동하는 것 외에도 구리 레이어의 패드 크기를 줄이는 것도 고려할 수 있습니다.

 

연락처 세부 사항
Bicheng Electronics Technology Co., Ltd

담당자: Ms. Ivy Deng

전화 번호: 86-755-27374946

팩스: 86-755-27374848

회사에 직접 문의 보내기 (0 / 3000)